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3차원 집적 회로

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목차

1. 개요

3차원 집적 회로(3D IC)는 여러 개의 반도체 칩을 수직으로 쌓아 올려 하나의 칩처럼 동작하게 하는 기술이다. 3D IC는 3D 패키징과 3D IC로 나뉘며, 3D 패키징은 기존의 연결 방식을 활용하여 칩을 쌓는 방식이고, 3D IC는 팹 공정을 통해 칩을 수직으로 연결한다. 3D IC는 면적 감소, 무어의 법칙 연장, 비용 절감, 이종 통합, 짧은 상호 연결, 전력 절감, 설계 유연성, 회로 보안, 대역폭 증가, 모듈성 등의 장점을 제공하지만, 비용, 수율, 열 관리, 설계 복잡성, TSV 도입 오버헤드, 테스트, 표준 부재, 이종 통합 공급망, 소유권 문제 등의 과제도 존재한다. 1980년대 일본에서 3D IC 연구가 시작되어, 2004년 소니의 플레이스테이션 포터블에 3D IC가 상용화되었으며, 현재는 모바일 기기의 NAND 플래시 메모리, 고대역폭 메모리(HBM) 등에 널리 사용되고 있다.

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3차원 집적 회로

2. 유형

3D IC는 크게 3D 패키징, 3D SiC (Stacked ICs), 그리고 모놀리식 3D IC로 나눌 수 있다. 3D 패키징은 와이어 본딩 및 플립 칩과 같은 기존의 상호 연결 방식을 사용하여 칩들을 수직으로 쌓는 기술이다. 3D SiC는 TSV를 통해 여러 개의 다이를 수직으로 쌓아 올린 형태이다. 모놀리식 3D IC는 단일 반도체 웨이퍼 위에 여러 층으로 제작되는 3차원 집적 회로이다.

2. 1. 3D 패키징 vs. 3D IC

3D 패키징은 와이어 본딩 및 플립 칩과 같은 기존의 상호 연결 방식을 사용하여 칩들을 수직으로 쌓는 기술이다. 3D 패키징은 3D 시스템 인 패키지(3D SiP)와 3D 웨이퍼 레벨 패키지(3D WLP)로 나눌 수 있다. 3D SiP는 오랫동안 주류 제조에 사용되어 왔으며, 와이어 본드로 상호 연결된 적층 메모리 다이와 와이어 본드 또는 플립 칩 기술로 상호 연결된 패키지 온 패키지(PoP) 구성은 잘 구축된 인프라를 갖추고 있다. PoP는 서로 다른 기술을 수직적으로 통합하는 데 사용된다. 3D WLP는 재분배층(RDL) 및 웨이퍼 범핑 공정과 같은 웨이퍼 레벨 공정을 사용하여 상호 연결을 형성한다.

2.5D 인터포저는 TSV(Through Silicon Via, 실리콘 관통 비아)와 RDL을 사용하여 실리콘, 유리 또는 유기 인터포저에 다이를 나란히 연결하는 3D WLP의 일종이다. 모든 유형의 3D 패키징에서 패키지 내 칩들은 일반적인 인쇄 회로 기판에 개별 패키지로 장착된 경우와 마찬가지로 오프칩 신호를 사용하여 통신한다. 인터포저는 실리콘으로 만들어질 수 있으며 연결하는 다이 아래에 위치한다. 설계는 여러 다이로 분할된 다음 마이크로 범프로 인터포저에 장착할 수 있다.

3D IC는 첨단 패키징 기술을 사용하여 IC 칩을 TSV 상호 연결로 적층하는 3D 적층 IC(3D SIC)와, ITRS에서 제시한 바와 같이 온칩 배선 계층의 로컬 레벨에서 3D 상호 연결을 실현하기 위해 팹 공정을 사용하는 모놀리식 3D IC로 나눌 수 있다. 모놀리식 3D IC는 장치 레이어 간의 직접적인 수직 상호 연결을 가능하게 한다. 모놀리식 접근 방식의 첫 번째 예는 삼성전자의 3D V-NAND 장치에서 볼 수 있다.

2010년대 현재 3D IC 패키지는 모바일 장치의 NAND 플래시 메모리에 널리 사용되고 있다.

2. 2. 3D SiCs (Stacked ICs)

3D SiC (Stacked ICs)는 여러 개의 다이를 TSV를 통해 수직으로 쌓아 올린 형태이다. 이는 반도체 메모리 칩의 밀도를 높여, CPU 부품의 요구를 충족시키는 기술로 제시되었다.[13]

JEDEC는 2011년 11월 1일~2일 캘리포니아주 산타클라라에서 열린 "서버 메모리 포럼"에서 DRAM 기술에 "3D SiC" 다이 적층 계획이 포함되어 있다고 발표했다.[13] 삼성전자는 2014년 8월, 3D TSV 패키지 기술을 사용하여 신규 DDR4 메모리 기반의 64GB SDRAM 모듈을 서버용으로 생산하기 시작했다.[13]

3D 적층 DRAM의 표준에는 Wide I/O, Wide I/O 2, 하이브리드 메모리 큐브, 고대역폭 메모리 등이 있다.[13]

2. 3. 모놀리식 3D ICs

진정한 모놀리식 3차원 집적 회로(3D IC)는 단일 반도체 웨이퍼 위에 여러 층으로 제작되며, 이후 절단되어 3D IC가 된다. 기판이 하나뿐이므로 정렬, 박막화, 접합 또는 실리콘 관통 비아가 필요하지 않다. 일반적으로 모놀리식 3D IC는 아직 개발 중인 기술이며 대부분 생산까지 수년이 걸릴 것으로 예상된다.

공정 온도 제한은 트랜지스터 제작을 두 단계로 분할하여 해결할 수 있다. 층 전달 전에 수행되는 고온 단계와 [http://www.monolithic3d.com/ion-cut-the-building-block.html 이온 컷]을 사용한 층 전달(층 전달이라고도 함)이 이어지며, 이는 지난 20년 동안 절연체 위 실리콘(SOI) 웨이퍼를 생산하는 데 사용되었다. 결함이 거의 없는 여러 개의 얇은(10nm~100nm 크기) 실리콘 층을 400°C 미만의 저온 접합 및 절단 기술을 활용하여 생성할 수 있으며, 활성 트랜지스터 회로 위에 배치한 다음 에칭 및 증착 공정을 사용하여 트랜지스터를 영구적으로 마무리한다. 이 모놀리식 3D IC 기술은 스탠퍼드 대학교에서 DARPA가 후원하는 보조금으로 연구되었다.

CEA-Leti도 순차적 3D IC라고 불리는 모놀리식 3D IC 접근 방식을 개발했다. 2014년, 프랑스 연구소는 3D VLSI로 가는 진정한 경로를 제공하는 저온 공정 흐름인 CoolCube™를 소개했다.[14]

스탠퍼드 대학교의 연구원들은 120°C에서 수행할 수 있는 웨이퍼 규모의 저온 CNT 전달 공정을 사용하여 실리콘 대신 탄소 나노튜브(CNT) 구조를 사용하여 모놀리식 3D IC를 설계했다.[15]

3. 제조 기술

3D SiC 제조에는 재결정화, 웨이퍼 본딩 등의 방법이 사용된다. 웨이퍼 본딩은 3차원 집적 회로 설계에 사용되는 주요 기술 중 하나이다.

3. 1. 웨이퍼 본딩

3차원 집적 회로 설계에는 재결정화 및 웨이퍼 접합 방법을 포함한 여러 가지 방법이 있다. 웨이퍼 본딩에는 Cu-Cu 연결(TSV에 사용되는 적층 IC 간의 구리 대 구리 연결)[16][17]과 실리콘 관통 전극(TSV)의 두 가지 주요 유형이 있다. TSV가 있는 3차원 IC는 3차원 IC의 두 개별 다이 사이의 인터페이스로 솔더 마이크로범프(작은 솔더 볼)를 사용할 수 있다.[18] 2014년 현재, 고대역폭 메모리(HBM) 및 하이브리드 메모리 큐브와 같은 여러 메모리 제품이 TSV를 사용하여 3차원 IC 스태킹을 구현하여 출시되었다. 구현 및 탐구되고 있는 주요 스태킹 접근 방식은 다음과 같다.

; 다이 대 다이

: 전자 부품은 여러 다이에 제작되며, 이 다이는 정렬 및 접합된다. 박막화 및 TSV 생성은 접합 전후에 수행될 수 있다. 다이 대 다이 방식의 장점은 각 부품 다이를 먼저 테스트할 수 있으므로 불량 다이 하나가 전체 스택을 망치지 않는다는 것이다. 또한, 3차원 IC의 각 다이를 미리 분류하여 전력 소비 및 성능을 최적화하도록 혼합하고 일치시킬 수 있다(예: 모바일 애플리케이션을 위해 저전력 프로세스 코너에서 여러 다이를 일치시키는 경우).

; 다이 대 웨이퍼

: 전자 부품은 두 개의 반도체 웨이퍼에 제작된다. 하나의 웨이퍼는 다이싱된다. 개별 다이는 두 번째 웨이퍼의 다이 사이트에 정렬되고 접합된다. 웨이퍼 대 웨이퍼 방식과 마찬가지로 박막화 및 TSV 생성은 접합 전후에 수행된다. 다이싱 전에 스택에 추가 다이를 추가할 수 있다.[19]

; 웨이퍼 대 웨이퍼

: 전자 부품은 두 개 이상의 반도체 웨이퍼에 제작된 다음 정렬, 접합 및 3차원 IC로 웨이퍼 다이싱된다. 각 웨이퍼는 접합 전후에 얇게 만들 수 있다. 수직 전기적 연결은 접합 전에 웨이퍼에 내장되거나 접합 후 스택에 생성된다. 이러한 실리콘 관통 전극(TSV)은 활성 레이어와 외부 본드 패드 사이의 실리콘 기판을 통과한다. 웨이퍼 대 웨이퍼 접합은 수율을 감소시킬 수 있는데, 3차원 IC의 ''N''개 칩 중 1개가 불량인 경우 전체 3차원 IC가 불량하게 된다. 또한, 웨이퍼는 크기가 같아야 하지만 많은 이종 재료(예: III-V족 반도체)는 CMOS 로직 또는 DRAM (일반적으로 300mm)보다 훨씬 작은 웨이퍼로 제조되어 이종 통합을 복잡하게 만든다.

4. 장점

3D IC는 다음과 같은 여러 중요한 이점을 제공한다.


  • '''면적''' : 더 많은 기능을 작은 공간에 담을 수 있다. 작은 폼 팩터는 3D 비휘발성 메모리 스택이 개발된 모바일 폰, IoT 시스템과 같은 임베디드 장치에 매우 중요하다(예: 3D NAND 칩).
  • '''무어의 법칙 연장''' : 일부 연구자들은 동일한 면적에 더 많은 수의 트랜지스터를 집적하는 것을 무어의 법칙의 연장으로 본다. 이를 통해 데너드 스케일링 없이 무어의 법칙을 확장하여 동일한 면적에서 컴퓨팅 용량이 증가된 차세대 칩을 만들 수 있다.
  • '''비용''' : 큰 칩을 3D 스택으로 여러 개의 작은 다이로 분할하면 개별 다이를 별도로 테스트하는 경우 수율을 개선하고 제조 비용을 절감할 수 있다.
  • '''이종 통합''' : 회로 레이어는 서로 다른 공정으로, 또는 서로 다른 유형의 웨이퍼로 구축할 수 있다. 즉, 단일 웨이퍼에서 함께 제작하는 것보다 훨씬 더 높은 수준으로 구성 요소를 최적화할 수 있다. 또한 호환되지 않는 제조 방식으로 제작된 구성 요소를 단일 3D IC에 결합할 수 있다.
  • '''더 짧은 상호 연결''' : 평균 배선 길이가 줄어든다. 연구자들이 보고한 일반적인 수치는 10~15% 정도이지만, 이러한 감소는 대부분 더 긴 상호 연결에 적용되며, 이는 회로 지연에 더 큰 영향을 미칠 수 있다. 3D 와이어는 기존 다이 내 와이어보다 훨씬 더 높은 정전 용량을 가지므로 회로 지연이 개선될 수도 있고 그렇지 않을 수도 있다.
  • '''전력''' : 신호를 칩 내에 유지하면 전력 소비를 10~100배 줄일 수 있다. 짧은 와이어는 또한 기생 커패시턴스를 줄여 전력 소비를 줄인다. 전력 예산을 줄이면 열 발생이 줄어들고 배터리 수명이 연장되며 작동 비용이 절감된다.
  • '''설계''' : 수직 차원은 더 높은 수준의 연결성을 추가하고 새로운 설계 가능성을 제공한다.
  • '''회로 보안''' : 3D 통합은 난해성을 통한 보안을 달성할 수 있다. 적층 구조는 회로를 역설계하려는 시도를 복잡하게 만든다. 민감한 회로는 각 레이어의 기능을 모호하게 하는 방식으로 레이어 간에 분할될 수도 있다. 또한 3D 통합을 통해 전용 시스템 모니터와 같은 기능을 별도의 레이어에 통합할 수 있다. 여기서 목표는 런타임에 모니터링할 모든 상품 구성 요소/칩에 대해 일종의 하드웨어 방화벽을 구현하여 전체 전자 시스템을 런타임 공격 및 악의적인 하드웨어 수정으로부터 보호하는 것이다.
  • '''대역폭''' : 3D 통합을 통해 레이어 간에 많은 수의 수직 비아를 사용할 수 있다. 이를 통해 서로 다른 레이어의 기능 블록 사이에 광대역 버스를 구축할 수 있다. 전형적인 예는 프로세서+메모리 3D 스택으로, 캐시 메모리가 프로세서 위에 적층되어 있다. 이러한 배열을 통해 캐시와 프로세서 사이에 일반적인 128비트 또는 256비트보다 훨씬 넓은 버스를 사용할 수 있다. 넓은 버스는 차례로 메모리 병목 현상 문제를 완화한다.

5. 당면 과제

3차원 집적 회로 (3D IC) 기술은 여러 당면 과제를 안고 있다. 주요 과제로는 제조 비용, 수율, 발열, 설계 복잡성, 실리콘 관통 전극(TSV) 도입에 따른 오버헤드, 테스트, 표준 부재, 공급망 관리, 소유권 문제 등이 있다.


  • 제조 비용 및 수율: 3D IC는 여러 층의 반도체 칩을 쌓아 올리는 복잡한 제조 공정을 거치기 때문에 제조 비용이 높고, 수율(결함 없는 제품의 비율)을 확보하기 어렵다.
  • 발열: 칩이 여러 층으로 쌓이면 열이 빠져나가기 어려워져 칩의 성능 저하나 손상을 유발할 수 있다.
  • 설계 복잡성: 3D IC는 기존 2차원 IC보다 설계가 훨씬 복잡하며, 이를 위한 설계 도구(EDA) 및 설계 방법론 개발이 필요하다.
  • TSV 도입 오버헤드: TSV는 3D IC의 핵심 기술이지만, 제조 과정에서 추가적인 비용과 복잡성을 유발한다.
  • 테스트: 3D IC는 각 층을 개별적으로 테스트하기 어렵기 때문에, 새로운 테스트 방법론 개발이 필요하다.
  • 표준 부재: 3D IC 기술은 아직 표준화되지 않아 호환성 문제가 발생할 수 있다.
  • 공급망 관리 및 소유권 문제: 3D IC는 여러 회사가 협력하여 생산하는 경우가 많아, 공급망 관리 및 지적 재산권(IP) 소유권 문제가 발생할 수 있다.

6. 설계 방식

분할 세분성에 따라 다양한 설계 스타일을 구별할 수 있다. 게이트 레벨 통합은 여러 가지 문제에 직면해 있으며 현재 블록 레벨 통합보다 덜 실용적인 것으로 보인다.

; 게이트 레벨 통합

이 스타일은 표준 셀을 여러 다이로 분할한다. 와이어 길이 감소와 뛰어난 유연성을 제공한다. 그러나 특정 최소 크기의 모듈이 보존되지 않으면 와이어 길이 감소가 훼손될 수 있다. 반면에, 부정적인 영향으로는 상호 연결에 필요한 TSV(Through-Silicon Via, 실리콘 관통 전극)의 엄청난 수가 있다. 이 설계 스타일은 아직 사용할 수 없는 3D 배치 및 배선 도구가 필요하다. 또한 여러 다이에서 설계 블록을 분할하면 다이 스태킹 전에 완전히 테스트할 수 없다는 의미이다. 다이 스태킹(본드 후 테스트) 후, 하나의 불량 다이는 여러 개의 양품 다이를 사용할 수 없게 만들어 수율을 저하시킬 수 있다. 이 스타일은 또한 공정 변동, 특히 다이 간 변동의 영향을 증폭시킨다. 실제로 3D 레이아웃은 3D IC 통합의 원래 약속과는 반대로, 2D로 배치된 동일한 회로보다 더 좋지 않은 수율을 보일 수 있다. 또한 이 설계 스타일은 기존 IP 블록 및 EDA 도구가 3D 통합을 지원하지 않으므로 사용 가능한 지적 재산을 재설계해야 한다.

; 블록 레벨 통합

이 스타일은 전체 설계 블록을 별도의 다이에 할당한다. 설계 블록은 대부분의 넷리스트 연결을 포함하며 소수의 글로벌 상호 연결로 연결된다. 따라서 블록 레벨 통합은 TSV 오버헤드를 줄일 수 있다. 이기종 다이를 결합하는 정교한 3D 시스템은 고속 및 저전력 랜덤 로직, 여러 메모리 유형, 아날로그 및 RF 회로 등을 위해 서로 다른 기술 노드에서 별개의 제조 공정을 필요로 한다. 따라서 별도의 최적화된 제조 공정을 허용하는 블록 레벨 통합은 3D 통합에 필수적인 것으로 보인다. 또한 이 스타일은 현재의 2D 설계에서 3D IC 설계로의 전환을 용이하게 할 수 있다. 기본적으로 3D 인식 도구는 분할 및 열 분석에만 필요하다. 별도의 다이는 (적응된) 2D 도구와 2D 블록을 사용하여 설계될 것이다. 이는 안정적인 IP 블록의 광범위한 가용성에 의해 동기 부여된다. IP 블록을 재설계하고 TSV를 임베딩하는 대신, 사용 가능한 2D IP 블록을 사용하고 블록 사이의 사용하지 않는 공간에 필수 TSV를 배치하는 것이 더 편리하다. 테스트를 위한 설계 구조는 IP 블록의 핵심 구성 요소이며 따라서 3D IC 테스트를 용이하게 하는 데 사용할 수 있다. 또한 임계 경로는 주로 2D 블록 내에 임베딩될 수 있으므로 제조 수율에 대한 TSV 및 다이 간 변동의 영향을 제한한다. 마지막으로 최신 칩 설계는 종종 막바지 엔지니어링 변경이 필요하다. 이러한 변경의 영향을 단일 다이로 제한하는 것은 비용을 제한하는 데 필수적이다.

7. 역사

1960년 벨 연구소의 모하메드 아탈라가 최초로 MOS 집적 회로(MOS IC) 칩을 제안했고, 1964년 텍사스 인스트루먼트의 연구원들이 3차원 MOS 집적 회로의 개념을 제안했다.[22] 1969년에는 NEC 연구원들이 3차원 MOS 집적 회로 메모리 칩 개념을 제안했다.[23]

1980년대에 일본에서 3D IC 연구가 활발하게 진행되었으며, 실리콘 관통 비아(TSV) 공정으로 제작된 최초의 3D IC 적층 칩도 이때 일본에서 발명되었다.[36] 도호쿠 대학의 고야나기 미쓰마사는 TSV를 이용한 웨이퍼 대 웨이퍼 접합 기술을 개척하여 1989년에 3D 대규모 집적 회로(LSI) 칩을 제작했다.[36][37][38]

이후 한국, 미국, 유럽 등에서도 3D IC 연구가 활발히 진행되었다. Arm은 고밀도 3D 로직 테스트 칩을 제작했으며,[24] 인텔은 Foveros 3D 로직 칩 패킹을 사용하여 CPU를 출시할 계획이다.[25] IBM은 3D IC의 전력 공급과 냉각에 모두 사용될 수 있는 유체를 시연했다.[26]

7. 1. 일본 (1983–2005)

1980년대 일본에서 3차원 집적 회로(3D IC)가 처음으로 성공적인 시연을 보였다. 1981년 미래(신) 전자 장치 연구 개발 협회가 주관하는 "3차원 회로 소자 R&D 프로젝트"를 통해 3D IC 연구 개발이 시작되었다.[36] 초기에는 재결정화와 웨이퍼 접합의 두 가지 형태의 3D IC 설계가 연구되었으며, 이 중 재결정화를 사용한 방식이 최초로 성공적인 시연을 보였다.[17]

1983년 10월, S. Kawamura, 사사키 노부오, Iwai T.를 포함한 후지쯔 연구팀은 레이저 빔 재결정화를 사용하여 3차원 상보적 금속 산화물 반도체(CMOS) 집적 회로 반도체 소자 제조에 성공했다. 이는 서로 다른 유형의 트랜지스터가 절연체를 사이에 두고 반대 유형의 트랜지스터 위에 직접 제작되는 구조였다. 상단 및 하단 장치 사이의 중간 절연층으로는 질화 규소 및 인산규산염 유리 (PSG) 필름의 이중층이 사용되었다. 이는 별도의 게이트와 절연층을 사이에 두고 수직으로 적층된 트랜지스터로 구성된 다층 3D 장치를 실현하는 기반을 제공했다.[27] 1983년 12월, 같은 후지쯔 연구팀은 절연체상 실리콘(SOI) CMOS 구조를 가진 3D 집적 회로를 제작했다.[28] 이듬해에는 빔 재결정화를 사용하여 수직으로 적층된 이중 SOI/CMOS 구조를 가진 3D 게이트 어레이를 제작했다.[29]

1986년, 미쓰비시 전기 연구원 Akasaka Yoichi와 Nishimura Tadashi는 3D IC를 위한 기본 개념과 제안된 기술을 제시했다.[30][31] 이듬해, Nishimura, Akasaka, 오사카 대학 졸업생 Inoue Yasuo를 포함한 미쓰비시 연구팀은 3층 구조로 배열된 광센서, CMOS 아날로그-디지털 변환기, 산술 논리 장치(ALU) 및 시프트 레지스터를 갖춘 3D IC 위에 이미지 신호 프로세서(ISP)를 제작했다.[32] 1989년, Hayashi Yoshihiro가 이끄는 NEC 연구팀은 레이저 빔 결정화를 사용하여 4층 구조의 3D IC를 제작했다.[33][30] 1990년, Yamazaki K., Itoh Y. 및 Wada A.를 포함한 마쓰시타 연구팀은 레이저 재결정화에 의해 형성된 SOI (절연체상 실리콘) 층과 광학 센서, 레벨 감지기, 반도체 메모리 및 ALU로 구성된 4개의 층을 가진 4층 3D IC에서 병렬 처리(DSP 구현) 이미지 신호 프로세서를 제작했다.[34]

3D IC 설계의 가장 일반적인 형태는 웨이퍼 접합이다.[17] 웨이퍼 접합은 처음에 "누적 접합 IC"(CUBIC)라고 불렸으며, 1981년 일본의 "3차원 회로 소자 R&D 프로젝트"에서 개발이 시작되어 1990년 Hayashi Yoshihiro의 NEC 연구팀에 의해 완료되었다. 이 기술은 여러 박막 장치를 누적적으로 접합하는 방법을 시연하여 많은 수의 장치 층을 허용할 수 있었다. 연구팀은 별도의 웨이퍼에 별도의 장치를 제작하고, 웨이퍼의 두께를 줄이고, 전면 및 후면 리드를 제공하고, 얇게 만든 다이(집적 회로)를 서로 연결하는 것을 제안했다. CUBIC 기술을 사용하여 벌크 Si NMOS FET 하층과 얇은 NMOS FET 상층을 갖는 상하 방식으로 2개의 활성층 장치를 제작하고 테스트했으며, 3개 이상의 활성층을 가진 3D IC를 제작할 수 있는 가능성을 제시했다.[30][36][35]

실리콘 관통 비아 (TSV) 공정으로 제작된 최초의 3D IC 적층 칩은 1980년대 일본에서 발명되었다. 히타치는 1983년에 일본 특허를 출원했고, 그 뒤를 이어 1984년에 후지쯔가 출원했다. 1986년, 후지쯔가 출원한 일본 특허는 TSV를 사용한 적층 칩 구조를 설명했다.[36] 1989년, 도호쿠 대학의 Koyanagi Mitsumasa는 TSV를 이용한 웨이퍼 대 웨이퍼 접합 기술을 개척했으며, 이를 이용하여 1989년 3D 대규모 집적 회로 (LSI) 칩을 제작했다.[36][37][38] 1999년, 일본의 초고도 전자 기술 협회(ASET)는 "고밀도 전자 시스템 통합 기술 R&D" 프로젝트라는 TSV 기술을 사용한 3D IC 칩 개발에 자금을 지원하기 시작했다.[36][39] "실리콘 관통 비아"(TSV)라는 용어는 Tru-Si Technologies 연구원 Sergey Savastiouk, O. Siniaguine 및 E. Korczynski에 의해 만들어졌으며, 이들은 2000년에 3D 웨이퍼 레벨 패키징 (WLP) 솔루션을 위한 TSV 방법을 제안했다.[40]

Koyanagi Mitsumasa가 이끄는 도호쿠 대학의 Koyanagi 그룹은 2000년에 TSV 기술을 사용하여 3층 메모리 칩을 제작했고, 2001년에는 3층 인공 망막 칩, 2002년에는 3층 마이크로프로세서, 2005년에는 10층 메모리 칩을 제작했다.[37] 같은 해, 카우스타브 바네르지, Shukri J. Souri, Pawan Kapur 및 Krishna C. Saraswat으로 구성된 스탠퍼드 대학교 연구팀은 수직 치수를 활용하여 상호 연결 관련 문제를 완화하고 기술의 이기종 통합을 촉진하여 시스템 온 칩 (SoC) 설계를 실현하는 새로운 3D 칩 설계를 발표했다.[41][42]

2001년, 도시바 연구팀(Imoto T., Matsui M., Takubo C. 포함)은 3D IC 패키지를 제조하기 위한 "시스템 블록 모듈" 웨이퍼 접합 공정을 개발했다.[30][43]

7. 2. 유럽 (1988–2005)

프라운호퍼와 지멘스는 1987년에 3차원 IC 집적 기술에 대한 연구를 시작했다.[36] 1988년에는 폴리실리콘 재결정화를 기반으로 한 3차원 CMOS IC 소자를 제작했다.[44] 1997년, 페터 람, 만프레트 엥겔하르트, 베르너 팜러, 크리스토프 란데스베르거, 아르민 클룸프를 포함한 프라운호퍼-지멘스 연구팀은 칩 간 비아(ICV) 방식을 개발했다.[45] 이는 지멘스 CMOS 팹 웨이퍼를 기반으로 한 최초의 산업용 3차원 IC 공정이었다. 이 TSV 공정의 변형은 나중에 TSV-SLID (고체 액체 상호 확산) 기술이라고 불렸다.[46] 이 기술은 저온 웨이퍼 접합과 칩 간 비아를 사용한 IC 소자의 수직 집적을 기반으로 한 3차원 IC 설계 접근 방식이었으며, 관련 특허를 받았다.

람은 관련 3차원 집적 기술 생산을 위한 산학 컨소시엄을 개발했다. 1993년부터 1996년까지 지멘스와 프라운호퍼 간의 독일 자금 지원 협력 프로젝트인 VIC 프로젝트에서 완전한 산업용 3차원 IC 스태킹 공정을 시연했다. 람은 지멘스 및 프라운호퍼 동료들과 함께 3차원 금속 배선 [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC, Santa Clara, CA, 20–22 Feb, 1995]과 같은 주요 공정 세부 사항을 보여주는 결과를 발표했으며, 1995년 ECTC에서 프로세서 내 적층 메모리에 대한 초기 연구를 발표했다.[47]

2000년대 초, 프라운호퍼 및 인피니언 뮌헨 연구팀은 독일/오스트리아 EUREKA 프로젝트 VSI 내에서 다이-기판 스태킹에 특히 초점을 맞춰 3차원 TSV 기술을 연구했다. 이들은 최초의 유럽 3차원 기술 플랫폼인 유럽 통합 프로젝트 e-CUBES와 e-BRAINS를 시작했다. 인피니언, 지멘스, EPFL, IMEC 및 틴들(Tyndall) 등이 참여하여 이종 3차원 집적 시스템 데모 장치를 제작하고 평가했다. e-BRAINS 프로젝트는 고신뢰성 3차원 집적 센서 시스템을 위한 새로운 저온 공정 개발에 특별히 초점을 맞췄다.[48]

7. 3. 미국 (1999–2012)

매사추세츠 공과대학교(MIT)의 앤디 팬, 아드난-우르 라흐만, 라파엘 레이프 연구팀은 1999년에 구리 대 구리 웨이퍼 접합(Cu-Cu 연결 또는 Cu-Cu 웨이퍼 접합이라고도 함) 기술을 개발했다.[17][49] 2001년부터 2002년까지 레이프와 팬은 콴-닝 첸, 샤믹 다스, 추안 센 탄, 니샤 체크를 포함한 다른 MIT 연구원들과 함께 Cu-Cu 웨이퍼 접합을 추가로 연구했다.[17] 2003년에는 DARPA(방위 고등 연구 계획국)와 노스캐롤라이나 마이크로일렉트로닉스 센터(MCNC)가 3D IC 기술 연구 개발에 자금을 지원하기 시작했다.[36]

2004년, Tezzaron Semiconductor는 6가지 다른 설계로 작동하는 3D 장치를 제작했다.[50] 이 칩들은 수직 상호 연결을 위해 "via-first" 텅스텐 TSV를 사용하여 두 개의 층으로 제작되었다. 두 웨이퍼는 마주 보게 쌓여 구리 공정으로 접합되었다. 상단 웨이퍼는 얇게 만들어졌고, 두 웨이퍼 스택은 칩으로 잘렸다. 테스트된 첫 번째 칩은 간단한 메모리 레지스터였지만, 이 세트에서 가장 주목할 만한 것은 2D 어셈블리와 비교했을 때 훨씬 더 높은 속도와 낮은 전력 소비를 보이는 8051 프로세서/메모리 스택이었다.[51]

같은 해, 인텔(Intel)은 펜티엄 4(Pentium 4) CPU의 3D 버전을 발표했다. 이 칩은 빽빽한 비아 구조를 허용하는 페이스 투 페이스 스태킹을 사용하여 두 개의 다이로 제조되었다. 뒷면 TSV는 I/O 및 전원 공급에 사용되었다. 3D 플로어플랜의 경우, 설계자는 전력 감소 및 성능 향상을 목표로 각 다이에 기능 블록을 수동으로 배치했다. 크고 고전력 블록을 분할하고 신중하게 재배치함으로써 열 핫스팟을 제한할 수 있었다. 3D 설계는 2D 펜티엄 4에 비해 15%의 성능 향상(파이프라인 단계를 제거했기 때문)과 15%의 전력 절감(리피터 제거 및 배선 감소)을 제공했다.

2007년, 인텔은 적층 메모리를 갖춘 실험적인 80코어 설계인 테라플롭스 연구 칩(Teraflops Research Chip)을 출시했다. 메모리 대역폭에 대한 높은 수요 때문에 기존 I/O 접근 방식은 10~25W를 소비하게 된다. 이를 개선하기 위해 인텔 설계자는 TSV 기반 메모리 버스를 구현했다. 각 코어는 12GB/s의 대역폭을 제공하는 링크를 통해 정적 램(SRAM) 다이의 한 메모리 타일에 연결되어 총 1TB/s의 대역폭을 제공하면서도 2.2W만 소비했다.

2008년에는 로체스터 대학교의 에비 프리드먼 교수와 학생들이 3D 프로세서의 학술적 구현을 발표했다. 이 칩은 1.4GHz로 작동하며, 적층 칩 간의 최적화된 수직 처리를 위해 설계되어 기존의 단일 레이어 칩이 도달할 수 없는 3D 프로세서 기능을 제공한다. 3차원 칩 제조의 한 가지 과제는 한 레이어에서 다른 레이어로 이동하는 정보에 방해가 되는 장애물 없이 모든 레이어가 조화롭게 작동하도록 만드는 것이었다.

ISSCC 2012에서는 글로벌파운드리스(GlobalFoundries)의 130nm 공정과 Tezzaron의 FaStack 기술을 사용한 두 개의 3D-IC 기반 멀티 코어 설계가 발표 및 시연되었다.

  • 3D-MAPS: 조지아 공과대학교 전기 및 컴퓨터 공학부 연구원이 시연한 2개의 로직 다이 스택을 갖춘 64개의 사용자 지정 코어 구현.
  • Centip3De:[52] 미시간 대학교 전기 공학 및 컴퓨터 과학부에서 개발한 ARM Cortex-M3 코어를 기반으로 하는 임계 값 근처의 설계.

7. 4. 상용화 (2004–현재)

2004년에 출시된 소니(Sony)의 플레이스테이션 포터블(PSP) 휴대용 게임기는 3D IC, 도시바(Toshiba)가 3D 시스템 인 패키지로 제조한 eDRAM 메모리 칩을 사용한 최초의 상업적 제품이다.


고대역폭 메모리(HBM)을 사용하는 그래픽 카드를 절단한 것으로, 실리콘 관통 전극 (TSV) 3D IC 기술을 기반으로 한다.


3D IC 칩의 가장 초기 상업적 사용은 2004년 소니(Sony)의 플레이스테이션 포터블(PSP) 휴대용 게임기에 적용되었다. PSP 하드웨어는 두 개의 다이를 수직으로 쌓은 3D 시스템 인 패키지 칩에 도시바(Toshiba)가 제조한 eDRAM(내장형 DRAM) 메모리를 포함하고 있었다.[53] 당시 도시바는 이를 "반도체 내장 DRAM"이라고 불렀으며, 나중에는 적층형 "칩 온 칩"(CoC) 솔루션이라고 불렀다.[53][54]

2007년 4월, 도시바는 8개의 적층형 2GB NAND 플래시 칩으로 제조된 8층 3D IC, 16GB THGAM 임베디드 낸드 플래시 메모리 칩을 상용화했다.[55] 2007년 9월, 하이닉스(Hynix)는 웨이퍼 접합 공정을 사용하여 24개의 적층형 NAND 플래시 칩으로 제조된 16GB 플래시 메모리 칩을 갖춘 24층 3D IC 기술을 도입했다.[56] 도시바는 또한 2008년에 32GB THGBM 플래시 칩에 8층 3D IC를 사용했다.[57] 2010년, 도시바는 16개의 적층형 8GB 칩으로 제조된 128GB THGBM2 플래시 칩에 16층 3D IC를 사용했다.[58] 2010년대에는 3D IC가 모바일 장치의 NAND 플래시 메모리에 대한 멀티 칩 패키지 및 패키지 온 패키지 솔루션 형태로 널리 상업적으로 사용되었다.[53]

엘피다 메모리(Elpida Memory)는 2009년 9월에 최초의 8GB DRAM 칩(4개의 DDR3 SDRAM 다이로 적층)을 개발하여 2011년 6월에 출시했다.[59] TSMC는 2010년 1월에 TSV 기술을 사용한 3D IC 생산 계획을 발표했다.[59] 2011년, SK하이닉스(SK Hynix)는 TSV 기술을 사용하여 16GB DDR3 SDRAM (40nm급)을 도입했고,[60] 삼성전자(Samsung Electronics)는 TSV를 기반으로 3D 적층 32GB DDR3 (30nm급)를 9월에 도입했으며, 삼성과 마이크론(Micron Technology)은 10월에 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다.[59]

삼성전자(Samsung), AMD, 및 SK 하이닉스에서 개발한 고대역폭 메모리(HBM)는 적층형 칩과 TSV를 사용한다. 최초의 HBM 메모리 칩은 2013년에 SK 하이닉스에서 제조했다.[60] 2016년 1월, 삼성전자(Samsung Electronics)는 스택당 최대 8GB의 HBM2 초기 대량 생산을 발표했다.[61][62]

2017년, 삼성전자는 3D IC 적층 기술과 3D V-NAND 기술(전하 트랩 플래시 기술 기반)을 결합하여 8개의 적층형 64층 V-NAND 칩으로 512GB KLUFG8R1EM 플래시 메모리 칩을 제조했다.[63] 2019년, 삼성은 16개의 적층형 V-NAND 다이를 사용하여 1TB 플래시 칩을 생산했다.[64][65] 2018년 현재 인텔은 성능 향상을 위해 3D IC 사용을 고려하고 있다.[66] 2022년, 232층 NAND 메모리 장치 칩은 마이크론에서 제작되었으며,[67] 이 회사는 2019년 4월에 96층 칩을 만들고 있었고, 도시바는 2018년에 96층 장치를 만들었다.

2022년, AMD는 젠 4 프로세서를 도입했으며, 일부 젠 4 프로세서에는 3D 캐시가 포함되어 있다.

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